안녕하세요,
저번 글에 이어 반도체 TEST 엔지니어에 대해 더 알아보겠습니다. (아래 글 참고)
2022.09.24 - [세상의 모든 직무] - 반도체 TEST 엔지니어란?(1)
반도체 TEST 엔지니어란?(1)
반도체 TEST 엔지니어가 하는 일은 무엇일까요? test 엔지니어는 칩의 제품화 마지막 단계에서, 칩의 불량 여부를 판단하는 직무 입니다. 반도체를 Design 한 후, 전 공정과 후 공정을 거쳐 chip이 만
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Package 단계를 거친 chip들은 TEST엔지니어에게 오게 됩니다. 해당 칩들의 전기적 TEST를 하는 것이 TEST 엔지니어의 업무인데요, 여기서 전기적 TEST 란 구체적으로 어떻게 하는 것일까요?
위 그림은 BGA Type으로 패키징된 chip의 뒷면 모습입니다. BGA란 Ball Grid Array 의 약자로, 전기적 연결부를 ball type으로 빼낸 패키징 공법의 방식 입니다. 말이 좀 복잡해 졌는데, 다시 말해 해당 ball을 'Pin' 이라 부르기도 하며, 이러한 pin들에 정해진 신호를 주어 해당 chip을 테스트 하는 것이지요.
만약 ball의 개수가 6x8 = 48 pin의 형태라면, 위 그림처럼 뒷면 도식도를 나타낼 수가 있겠고, 각각의 pin들은 A1, B3,C4 처럼 행과 열의 NAME을 붙여 명명하곤 합니다. A1 pin은 VDD pin 일 수도 있고, B4 pin은 MBIST 라는 일종의 Function pin일 수도 있다는 것입니다. 이것은 각각의 chip마다 다르며, 이에 따라 test program도 달라지게 됩니다.
자, 그렇다면 test 엔지니어는 해당 chip을 test program을 사용하여 test 를 합니다. 이 TEST PROGRAM 에는 Tester (테스터)가 chip에 주어야할 전기적 신호의 순서와 일종의 고유 pattern이 저장되어 있습니다. 예를 들면, test program에 따라 A1 PIN부터 ~ F8 PIN까지 순차적으로 테스트 할 수도 있고, 반대로 F8 PIN 부터 A1 까지 테스트를 진행할 수도 있습니다. 또한 테스트 프로그램을 만든 설계자의 의도에 따라 몇개의 PIN은 테스트를 안하는 경우도 있습니다. (EX - C1~C8 PIN은 TEST 항목에 없도록 설계자가 설정할 수도 있다).
조금만 더 깊게 들어가 보면, CHIP은 CHIP을 구동시키는 Power pin (VDD, VSS등) 과 이러한 power pin의 신호를 받아 어떠한 기능을 하는 그외의 Fucntion pin 으로 2가지 종류가 있습니다.
위 표는 제가 임의로 만든 pin들의 배치인데요, 이제는 어디 위치에 어떤 Pin이 위치하고 있는지 명명할 수 있겟죠?
A3 = VDD Pin / B5 = F4 (Function pin) 처럼 알 수 있어야 합니다. 아무쪼록, 거의 모든 Chip 들은 이렇게 Power pin과 Fuction pin 두 종류로 나누어져 있는데 이것은 TEST 공정과 밀접한 연관이 있습니다.
TEST 공정을 흔히 FT (Final Test) 공정이라 하는데요, FT1, FT2, FT3.... 등 FT 공정은 한 번만 진행하는 경우는 거의 드뭅니다. A type의 test program을 이용하여 FT1 공정을 진행하고, B type의 test program을 이용하여 FT2 공정을 진행하는 것 처럼 각각의 TEST PROGRAM으로 한 개의 CHIP을 여러번 TEST 합니다. (신뢰성 확보를 위해)
위 그림처럼 FT1, FT2 공정을, 즉 두 번 테스트 Process 를 진행하는 chip이 있다고 가정해 보겠습니다.
FT1 에서는 모든 PIN을 테스트 합니다. 그러나 FT1을 거쳐 FT2, 두 번째 테스트를 할 때에는 외곽의 Power pin들은 test를 하지 않고 F1~F30의 Function 테스트를 진행하는 경우가 있습니다 ( 모든 chip이 그런 것은 아님)
이는 power pin들은 한 번 신뢰성이 확보되면, 두 번째에는 굳이 확인하며 test 시간을 낭비할 필요가 없기 때문입니다.
chip이 제대로 동작하는지, 그 역할에 중점을 둔 function(기능) pin들을 두번씩 검사하며 그 신뢰성을 높이는 것이지요.
FT1에 TEST TIME = 10초라면, FT2 공정에서는 TEST TIME = 8초 정도로 단축 할 수 있다는 것입니다.
만약 이러한 CHIP들이 몇만, 몇십만개가 TEST 된다면, CHIP 한 개당 2초를 줄이는 것이 얼마나 전체적으로 TIME SAVE를 하고 원가 절감으로 이어질 수 있는지 감이 오실거라 믿습니다.
이번 글에서는 TEST 엔지니어가 다루는 CHIP의 구조와 각 PIN들의 간략한 특성에 대해 알아보았습니다.
다음 글에서는 이러한 CHIP들이 어떠한 장비들을 통해 TEST 되는지 전반적인 TEST 하드웨어의 구조에 대해 알아보도록 하겠습니다. 감사합니다.
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